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Bonjour,
ca fait belle lurette qu’il y a des modules CPU Xeon + Aria. J’en ai meme trouve a vendre sur ebay. Ces modules permettent d’accelerer certaines operations sur les serveurs.
De plus, Intel a rachete Altera donc, c’est tout a fait normal qu’ils continuent sur cette voie.
Par contre, vu que c’est du Xilinx dans la video, je dirais plutot que c’est Xilinx qui se met a l’Intel. Intel a aucune raison d’utiliser du Xilinx avec ses Xeons.
Frederic
Bonjour,
la ML403 est puissante mais il faut une license pour developper sur Virtex.
J’ai moi-meme des cartes a base de Stratix I ou II qui sont bien plus puissantes que la FPGA Arcade. Par exemple, le core 68000 « J68 » a une frequence max de 300 MHz dessus.
On a aussi fait tourner un core Atari Jaguar 64 avec ce genre de carte :
https://github.com/Torlus/JagNetlists
Tu cites le Cyclone V GX Starter kit dans un autre post. C’est effectivement la carte avec le meilleur ratio performance/prix.
La memoire LPDDR2 de la carte est tres rapide (> 2 Go/s) et a une capacité impressionante avec 512 Mo.
Le FPGA peut contenir 7 fois le core Amiga (68000 inclus)
Le hic, c’est le portage des cores sur cette carte. Cela demande beaucoup de temps.
A+
Frederic
Dans un générateur de sprites, la limitation est le nombre de sprites par scanline et leur largeur. C’est lie a la logique et a la bande passante de la mémoire.
Le hard peut gérer maximum 128 sprites de 32 x 256 (16 couleurs) ou 16 x 256 (256 couleurs).
Pourquoi a-t-on 16 pixels en 256 couleurs et 32 pixels en 16 couleurs ? Parce que dans les deux cas il faut lire 16 octets.
Juste les sprites demandent : 16*128*256*60 = 30 Mo/s de bande passante. C’est plus que les 7 Mo/s de l’ECS ou les 28 Mo/s de l’AGA.
Sur une simple SDRAM 16 bit tournant a 81 MHz, j’ai 160 Mo/s. J’en garde la moitie pour le CPU, le reste, c’est pour les tilemaps et les sprites.
Les sprites attachés, ce n’est pas comme sur l’Amiga : par exemple, si le sprite #1 est attache, il utilise la position Y du sprite #0 et la position X + 16 (ou +32) du sprite #0.
Donc, en déplaçant le sprite #0, on déplace aussi le sprite #1. C’est assez courant sur les machines d’arcade (voir par exemple la Neo Geo).
128 sprites attachés en 16 couleurs, ça représente un rectangle de 4096 x 256 pixels soit 12 écrans 320 x 256. En fait, pour faire un jeu, les sprites sont suffisant, on n’a même pas besoin de tilemaps.
A+
Frederic
Salut,
wep, c’est un projet fait sur mon temps libre.
Les sprites font 32 pixels de large en 16 couleur et 16 pixels de large en 256 couleurs / 16 couleurs + alpha.
La hauteur des sprites, c’est entre 16 et 256 pixels par step de 16.
Ils peuvent être attaches.
Un FPGA peut avoir plusieurs CPUs. La limite, c’est la taille du FPGA et la bande passante de la SDRAM.
Le son, ca sera du PCM et de la synthese FM.
Bonsoir,
j’ai bien un core « arcade » qui peut afficher 128 sprites, 12 tilemaps et un overlay texte.
On peut mélanger des modes 16 couleurs, 256 couleurs et 16 couleurs + alpha.
Il me faut terminer le mélangeur de couleur.
L’affichage se fera en 320 x 256 60 Hz « upscalé » en 1280×1024 avec effet « scanline ».
J’hésite entre mettre un 68000 (2000 LUTs, 3 MIPS), un Nios II/e (1000 LUTs, 20 MIPS) ou un LM32 (1000 LUTs, 20 MIPS).
Le tout fera tourner un système type « Arcade Game Studio » http://www.bruneras.com/arcadegamestudio/
A+
Frederic
Perso, je prefere les FPGAs Altera car l’outil Quartus II est excellent.
Virtex-5 : on oublie, c’est très cher et il faut une license payante de l’outil Xilinx.
DE1 : pas assez de logique, VGA limite a 4096 couleurs.
DE2i-150 : trop complexe
DE2-115 : tres gros FPGA, 128 MB SDRAM. C’est parfait.
Il y a aussi les carte Cyclone V, moins cheres avec du HDMI et parfois du ARM integre.
Le gros soucis des nouvelles cartes Cyclone V, c’est l’utilisation de la DDR : c’est difficile a mettre en oeuvre et ca genere beaucoup de latence (assez embettant pour le retro gaming)
Salut,
l’effet scanline, je fais aussi bien avec le core 1943 dans un FPGA.
http://s1359.photobucket.com/user/frenchshark/media/snapshot0074_zps7271bfde.png.html
L’effet courbé : bof.
Ça génère du moirage assez désagréable.
A+
Frederic
Il me semble que l’ED de Viscorp avait une ROM 4.0.
Les librairies supplémentaires étaient dédiées au web browsing.
A+
Frederic
Effectivement, les DACs sont mis a jour a la fréquence de : 3,5 MHz / période et le volume a la fréquence de : 3,5 MHz / 64.
Frederic
Bonjour,
ayant moi-même développé un clone de Paula sur mon A2000B, je peux apporter mon petit avis sur la question.
Les premiers cores Minimig utilisaient un DAC delta-sigma du premier ordre (le rendu sonore était plutôt pourris). Je crois qu’il y a eu des progrès sur les derniers cores.
Perso, j’utilise un delta-sigma du 3eme ordre (90 dB SNR) dont j’ai publié le code verilog sur minimig.net. Il faut impérativement mettre un filtre anti-aliasing avec une fréquence de coupure a 7 KHz sinon, le son est trop métallique.
J’ai pu le tester avec differents modules sur mon A2000B avec les deux Paula jouant en meme temps : le son etait tres fidele.
Pour le vrai puriste, la seule « implementation » correcte, c’est 4 x DACs 8 bits avec modulation PWM pour le volume sonore et l’anti-aliasing en analogique.
A+
Frederic
+1
???
je ne fait pas de dev sur cette carte.
Mais, a vu de nez, un Cyclone II avec 8 kLUTs, il ne faut pas trop espérer avoir un FPU (un 68000 seul, ça occupe entre 2 et 10 kLUTs).
je suis dans le dev. FPGA depuis quelques années et 200 MHz avec un Cyclone, j’ai de très gros doutes.
Altera n’y arrive pas avec le NIOS II (pourtant c’est un CPU RISC plus simple qu’un 68000).
Si leur design tourne a 50 MHz, ça sera déjà pas mal (et très rapide!)
Effectivement,
j’ai retrouve Glenn Keller sur LinkedIn, il fait toujours du design de circuit « mixed signal ».
Je voulais lui envoyer mon code verilog de Paula, mais j’ai pas oser déranger « le maitre » :-).A+
Frederic
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